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第9章模拟电路与数字电路II

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第 9章

组 合 逻 辑 电 路

组合逻辑电路: 电路在任一时刻的输出状态仅由该 时刻的输入信号决定, 与电路在此信号输入之前的状态无 关. 组合电路通常由一些逻辑门构成, 许多具有典型功能 的组合电路已集成为商品电路.

9.1 由基本逻辑门构成的组合电路的分析和设计 9.1.1 组合电路的一般分析方法 分析步骤: (1) 根据逻辑电路图, 写出输出逻辑函数表达式; (2) 根据逻辑表达式, 列出真值表; (3) 由真值表或表达式分析电路功能.

例: 分析下图所示逻辑电路 真值表: P ABC & 2 0 0 0 P1 0 0 1 A P3 ≥1 & & F 0 1 0 B C 0 1 1 P4 1 0 0 & 1 0 1 1 1 0 F=P2+P3+P4 =(A+B+C)· ABC 1 1 1 P2=A· P1 =ABC+ABC 逻辑功能: P3=B· P1 一致电路 P4=C· P1 P1=ABC

F 1 0 0 0 0 0 0 1

9.1.2 组合电路的一般设计方法 一般步骤: (1) 由实际逻辑问题列出真值表; (2) 由真值表写出逻辑表达式; (3) 化简、变换输出逻辑表达式; (4) 画出逻辑图。

例: 试用与非门设计一个三变量表决电路, 表决规则为少 数服从多数. 解: (1) 列真值表 设: 由A、B、C表示三个输入变量,F表示表决结果。并 设A、B、C为1表示赞成,为0表示反对;F为1表示表决 通过,为0 表示不通过。

(2) 化简、求最简函数表达式 ABC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 0 0 1 0 1 1 1 BC 00 A 0 1 01 11 1 1 1 1 10

F=AB+AC+BC =AB· AC· BC

(3) 画电路图

F
&

&

&

&

A

B

C

例 设计一个两位二进制数比较器。 解 设被比较的数分别为 A=A1A0,B=B1B0;比较的结果 为:A1A0>B1B0时,输出F1=1; A1A0=B1B0时,输 出F2=1; A1A0<B1B0时,输出F3=1.

A1 0 0 0 0 0 0 0 0

A0 0 0 0 0 1 1 1 1

B1 0 0 1 1 0 0 1 1

B0 0 1 0 1 0 1 0 1

F1 0 0 0 0 1 0 0 0

列真值表: F2 F3 A1 A0 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1

B1 0 0 1 1 0 0 1 1

B0 0 1 0 1 0 1 0 1

F1 1 1 0 0 1 1 1 0

F2 0 0 1 0 0 0 0 1

F3 0 0 0 1 0 0 0 0

画卡诺图化简: F1=A1B1+A1A0B0+A0B1B0 F1 B1B0 A1A0 00 01 11 10
00 01 1 11 1 1 10 1 1 1

F2=A1A0B1B0+ A1A0B1B0 + A1A0B1B0 +A1A0B1B0
B1B0 A1A0 00 01 11 10 00 1

F2

01 11 10

1 1 1

F3=A1B1+A1A0B0+A0B1B0
B1B0 A1A0 00 01 11 10 00 01 1 1 1 1 1

F3

11 10 1

按F1、F2和F3表达式 可方便地用门电路实现 比较器的逻辑功能。 (图略,可作为一习题, 请在课后完成。)

9.2 MSI构成的组合逻辑电路 本节将介绍几种常用的中规模集成电路(MSI),这些中规模 集成电路分别具有特定的逻辑功能,称为功能模块,用功能 模块设计组合逻辑电路,具有许多优点.

9.2.1 自顶向下的模块化设计方法 顶: 指系统功能,即系统总要求,较抽象. 向下:指根据系统总要求,将系统分解为若干个子系统,再 将每个子系统分解为若干个功能模块… … ,直至分成 许多各具特定功能的基本模块为止. S1 例: 设计一个数据检测 0 系统,功能表如下: 0 1 数据A、B分别来自两个 1 传感器. S2 0 1 0 1 输出功能 A+B A- B Min(A,B) Max(A,B)

B: 数据检测系统 顶层
B1:输入 传感器数据 B2 计算值

B3 选择输出

*
B11 传感器A B12 传感器B B21 A+B B22 A-B B23 Min(A,B) B24 Max(A,B)

* * : 叶结点

*

*

*

分层设计树

B231 比较 A和B

B232 选择 Min

B241 比较 A和B

B242 选择 Max

*

*

*

*

A

B11 转换A B12 转换B

B2 :计算

B

传 感 B1:输入 B21 B22 二进制 二进制 器
加法 减法

min B231 比较

B23 B24 max B232 选择 B241 比较 B242 选择

S1 S2

B3 输出选择 输出

功能选择

分层 方框图

9.2.2 编码器 将信息(如数和字符等)转换成符合一定规则的二进制代码. 一、 二进制编码器 用n位二进制代码对N=2n 个特定信息进行编码的逻辑电路. 设计方法: 以例说明

设计一个具有互相排斥输入条件的编码器. 输入: X0 、X1、X2 、X3(设高电平为有效电平) 输出:A1、A0
输入 X0 X1 X2 X3 A1 0 0 1 1 A0 0 1 0 1

对应关系:

X3 X2 X1 X0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

X X 1 0 A1 A0 X X 00 01 11 3 2 × × 0 0 00 × 0 × 0 1 01 1 × × × × 1 0 × × × 11 × × × × 10 1 × × × × X1X0 1 1 × × X3X2 00 01 11 × × 00 × 0 × × × × × 01 0 × × × × 11 × × × × × × × 10 1 × ×

10 0 × × × 10 1 × × ×

A1=X2+X3

A0=X1+X3

4线— 2线编码器电路图: (1) 编码器在任何时候只允许 有一个输入信号有效; (2) 电路无X0输入端; (3) 电路无输入时,编码器的 输出与X0编码等效.
X2 X3 X3 X1 A1 A0

≥1

≥1

带输出使能(Enable)端的优先编码器: 输出使能端: 用于判别电路是否有信号输入. 优先: 对输入信号按轻重缓急排序,当有多个信号同时 输入时,只对优先权高的一个信号进行编码. 下面把上例4线— 2线编码器改成带输出使能(Enable)端的 优先编码器,假设输入信号优先级的次序为:X3,X2,X1,X0.

X X 1 0 X3 X2 X1 X0 A1 A0 E0 X X 00 01 11 3 2 0 0 0 0 0 0 1 0 0 0 1 0 0 0 00 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 01 1 1 1 0 1 0 0 1 0 0 1 1 1 11 0 1 0 1 1 0 0 0 1 1 0 1 0 0 10 1 1 1 0 1 1 1 1 0 0 XX 1 0 1 0 0 0 1 1 0 X X 00 01 11 3 2 1 0 0 1 1 1 0 1 0 1 0 1 1 0 00 0 0 1 1 0 1 1 1 1 0 01 0 0 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 11 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 10 1 1 1

10 0 1 1 1 10 1 0 1 1 A1=X2+X3

A0=X3+X2X1

EO=X3X2X1X0= X3+X2+X1+X0
X2 X1 X3 X2
≥1 ≥1 & ≥1

A0

编码器 电路图

A1 EO

X0

二、 二-十进制编码器 输入: I0 ,I1 ,I2 … … I9,表示十个要求编码的信号. 输出: BCD码. 电路有十根输入线,四根输出线,常称为10线— 4线编码器

三、 通用编码器集成电路 两种主要集成电路: 10线— 4线优先编码器; 8线— 3线优 先编码器.
HPRI/BCD

1、74147为10线— 4线优先 编码器, 输入为低电平 有效, 输出为8421BCD 反码, HPRI是最高位优 先编码器的说明.

I1 I2 I3

I9

1 2 3 4 5 6 7 8 9

1 2 4 8

Y0 Y1 Y2 Y3

74147

10线— 4线优先编码器真值表(74147)
输 十进制数 I1 I2 0 1 1 9 × × 8 × × 7 × × 6 × × 5 × × 4 × × 3 × × × 0 2 0 1 1 I3 1 × × × × × × 0 1 1 I4 1 × × × × × 0 1 1 1 I5 1 × × × × 0 1 1 1 1 入 I6 1 × × × 0 1 1 1 1 1 I7 1 × × 0 1 1 1 1 1 1 I8 1 × 0 1 1 1 1 1 1 1 I9 1 0 1 1 1 1 1 1 1 1 输出(8421反码) Y3 1 0 0 1 1 1 1 1 1 1 Y2 1 1 1 0 0 0 0 1 1 1 Y1 1 1 1 0 0 1 1 0 0 1 Y0 1 0 1 0 1 0 1 0 1 0

例如: 若输入I8、I5、I2为0(有效),其它输入为1 。 则编码器对I8进行编码,输出Y3Y2Y1Y0=0111(1000的 反码)。

2、
I0 I1 I2

HPRI/BIN
0 1 2 3 4 5 6 7 EN

YS YEX
1 2 4

I7
ST

Y0 Y1 Y2

74148

74148为8线— 3线优先编码器, 输入为低电平有效,输出 为3位二进制反码,HPRI是最高位优先编码器的说明.图 中: ST端为输入控制端,当ST=0时,电路处于正常工作状 态; 当ST=1时,电路禁止工作, Y2Y1Y0=111, YS =1,YEX =1

YS:选通输出端.

YS=ST I0I1I2I3I4I5I6I7

当ST=0(即正常工作时),若无编码信号输入(即编码输入信 号Ii均为1),则YS=0. 说明当YS=0时,电路在工作状态,但无编 码信号输入. 这时Y2Y1Y0=111;若有编码信号输入,则YS=1. YEX: 扩展输出端. YEX=ST(I0+I1+I2+I3+I4+I5+I6+I7)

当ST=0(即正常工作时),若有编码信号输入(即至少有一个 Ii为0),则YEX=0.说明当YEX=0时,电路在工作状态, 而且有编 码信号输入.若无编码信号输入,则YEX=1.

8线— 3线优先编码器真值表(74148)
输 ST I0 1 × 0 1 0 × 0 × 0 × 0 × 0 × 0 × 0 × 0 0 I1 × 1 × × × × × × 0 1 I2 × 1 × × × × × 0 1 1 I3 × 1 × × × × 0 1 1 1 入 I4 × 1 × × × 0 1 1 1 1 I5 × 1 × × 0 1 1 1 1 1 I6 × 1 × 0 1 1 1 1 1 1 I7 × 1 0 1 1 1 1 1 1 1 输出(二进制反码) Y2 Y1 Y0 YEX Ys 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1

编码器扩展举例: 试用两片74148编码器和逻辑门构成16线— 4线 优先编码器

HPRI/BIN

分析:对应于 输入 I 0 ~I 7 的编 码输出的低3位 a0a1a2与对应于 输入 I 8 ~I 15 的编 码输出的低3位 a0a1a2是完全相 同的,所不同 的只是最高位 a3,前者的a3为 逻辑 1,后者的 a3为逻辑0。

I0

I7
ST

0 1 74148 2 3 1 4 5 2 6 4 7 EN

YS YEX
&

a0

&

HPRI/BIN Y S I8
0 1 74148 2 3 1 4 5 2 6 4 7 EN

a1

YEX
&

a2 a3

I15
ST

0000~0111 1000~1111

HPRI/BIN I0
0 0 1 74148 2 3 1 4 5 2 6 4 7 EN

YS YEX
1 1 0 & 1

a0

I7
ST

I15~I5均为1 时,如I4=0
I8

& 1

HPRI/BIN Y 0 S
0 1 74148 2 3 1 4 5 2 6 4 7 EN

a1

YEX
1 1 1 1 & 0

a2 a3

I15
ST

1

问题思考:若用四片74148和逻辑门构成一个 32线— 5线编码器,电路如何设计? 若用一片74148和逻辑门构成一个 二— 十进制(BCD码)优先编码 器,电路又如何设计?

9.2.3 译码器 译码是编码的逆过程,作用 是将一组码转换为确定信息。 一、 二进制译码器 输入:二进制代码,有n个; 输出:2n 个特定信息。 1、译码器电路结构 以2线— 4线译码器为例说明
Xn-1 X0 X1


二进制 译码器


Y0 Y1

yn

2 ?1

高电平输出有效的2线–4线译码器电路 B A Y0 Y1 Y2 Y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 Y0=BA=m0 Y1=BA=m1 Y2=BA=m2 Y3=BA=m3
LSB A MSB B

. .

1 1

. .

& Y0 & Y1 &

.
&

Y2

Y3

低电平输出有效的2线–4线译码器电路 B A Y0 Y1 Y2 Y3 LSB A . 1 . 0 0 0 1 1 1 0 1 1 0 1 1 MSB B . 1 . 1 0 1 1 0 1 1 1 1 1 1 0 Y0=BA=m0 Y1=BA=m1 Y2=BA=m2 Y3=BA=m3 .

& Y0 & Y1 & Y2 & Y3

由前面分析容易得出: ① 高电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项) ② 低电平输出有效二进制译码器,其输出逻辑表达式为: Yi=mi (mi为输入变量所对应的最小项)

2、用译码器实现组合逻辑函数 原理: 二进制译码器能产生输入信号的全部最小项,而 所有组合逻辑函数均可写成最小项之和的形式. 例 试用3线–8线译码器和逻辑门实现下列函数 F(X,Y,Z)=Σm (0,2,6) =ΠM(1,3,4,5,7)

解题的几种方法: (1) 利用高电平输出有效的译码器和或门。 F(X,Y,Z)=m0+m2+m6
高位 X A Y Z
B C 0 1 2 3 4 5 6 7

≥1 F(X,Y,Z)

F(X,Y,Z)=m0+m2+m6

(2)利用高电平输出有效的译码器和或非门。 F(X,Y,Z) = Σm (0,2,6)= m1+m3+m4+m5+m7
高位 X A Y Z
B C 0 1 2 3 4 5 6 7

≥1 F(X,Y,Z)

(3) 利用低电平输出有效的译码器和与非门。 F(X,Y,Z)=m0m2m6
高位 X A Y Z
B C 0 1 2 3 4 5 6 7

&

F(X,Y,Z)

F(X,Y,Z)=m0m2m6

(4)利用低电平输出有效的译码器和与门。 F(X,Y,Z)=m1m3m4m5m7
高位 X A Y Z
B C 0 1 2 3 4 5 6 7

&

F(X,Y,Z)

F(X,Y,Z)=m1m3m4m5m7

3、译码器的使能控制输入端 (1)利用使能输入控制端,既能使电路正常工作,也能 使电路处于禁止工作状态; (2)利用使能输入控制端,能实现译码器容量扩展。

LSB A MSB B

1 1

& Y0 & Y1

EN为使能控制输入端, EN=0,输出均为0; EN=1,输出译码信号。 电路满足:Yi=mi EN
Y0 A

& Y2 & Y3

Y1 Y2

B

EN Y3

EN

逻辑图

逻辑符号

利用使能端实现扩展的例子:
I0 I1
1

(1) Y0 A Y1 B Y2

Y0 Y1 Y2 Y3

当I2=0时,(1) 片工作, (2) 片禁止. 当I2=1时, (1) 片禁止, (2) 片工作. 由两片2线— 4线译码器 组成3线— 8线译码器

I2

EN Y3
(2) Y0 A Y1 B Y2

Y4 Y5 Y6 Y7

EN Y3

二、 二— 十进制译码器(常称4线— 10线译码器) 输入: BCD码. 输出: 十个高、低电平.

真 值 表

A3 A2 A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1

输 出 低 电 平 有 效

伪 码
1 1 1 1 1 1 1 1 1 1 1 1 1 1

4线— 10线译码器逻辑表达式: Y0=A3A2A1A0 Y1=A3A2A1A0 Y2=A3A2A1A0 Y3=A3A2A1A0 Y4=A3A2A1A0 Y5=A3A2A1A0 Y6=A3A2A1A0 Y7=A3A2A1A0 Y8=A3A2A1A0 Y9=A3A2A1A0

三、 通用译码器集成电路 1、74138 带使能端3线— 8线译码器 ① 电路输出低电平有效; ②S1S2S3=001,电路工作; 否则,电路禁止工作,电 路输出均为1.
S1 S2 S3 a0 a1 a2

BIN/OCT 1 0 2 1 4 2 3 4 & 5 EN 6 7

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

3线— 8线译码器真值表(74138) 序号 0 1 2 3 4 5 6 7 禁 止 S3 1 1 1 1 1 1 1 1 0 输 S1+S2 0 0 0 0 0 0 0 0 1 入

a0 a1 a2 Y0 Y1 Y2
0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1

输 Y3 1 1 1 0 1 1 1 1 1 1

出 Y4 1 1 1 1 0 1 1 1 1 1

Y5 1 1 1 1 1 0 1 1 1 1

Y6 1 1 1 1 1 1 0 1 1 1

Y7 1 1 1 1 1 1 1 0 1 1

74138应用举例: 试用两片74138构成4线— 16线译码器
BIN/OCT 1 0 2 1 4 2 3 4 & 5 EN 6 7 BIN/OCT 1 0 2 1 4 2 3 4 & 5 EN 6 7

a0 a1 a2

a3

Vcc

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

1

Vcc

Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15

思考题: 试用74138和逻辑门实现逻辑函数: F(A,B,C)= Σm(1,3,5,7)
C B A BIN/OCT 1 0 2 1 4 2 3 4 & 5 EN 6 7

&

0 0 1

F(A,B,C) = Σm(1,3,5,7)

2、74154
a0 a1 a2 a3 S1 S2 BIN/SIXTEEN 1 0 2 4 8 & EN 15 Y15 Y0

3、7442
BCD/DEC a0 a1 a2 a3 1 2 4 8 0 Y0

… …

… …

9

Y9

4线— 16线译码器

4线— 10线译码器

四、译码器做数据分配器 数据分配器的功能是将一个输入通道上的信号送到多 个输出端中的某一个. 一分四 数据分配器例子:
数据 Y0 D 分配器 Y

EN

1

Y2 A0 A1 Y3

功能表
EN 0 1 1 1 1 A1 × 0 0 1 1 A0 × 0 1 0 1 Y0 0 D 0 0 0 Y1 0 0 D 0 0 Y2 0 0 0 D 0 Y3 0 0 0 0 D

逻辑表达式 Yi=(A1A0D+A1A0D+A1A0D+A1A0D) · EN =(miD)· EN

逻辑图 D & EN

& & & &
m0 m1 m2 m3 2线— 4线 译码器

Y0 Y1 Y2 Y3

A1 A2

由译码器构成数据分配器的例子: 试用4线— 16线译码器74154 BIN/SIXTEEN 实现1分16的数据分配器功能 a0 1 0 a1 2 Yi=mis1s0 (mi是由a3a2a1a0构成 a 4 2 的最小项) a3 8 令S1=D s0=0 S1 & D S0 EN Yi=miDs0
15

Y0

… …

=miD

Y15

4线— 16线译码器

实际上,数据分配器一般由带使能端的译码器构成.

五、 显示译码器 1、半导体数码管 七段显示器 (LED)

a f g e d c b

七段显示器分类: ① 共阴
a b c d e f g

阳极加高 电平字段 亮。 ② 共阳
a b c d e f g

a f g e c d b

阴极加低 电平字段 亮。 1

2、 显示译码器 功能:将表示数字的BCD码转换成七段显示码。 七段 显示 译码 器 a b c d 输出:七段显示码。 e f g

D C 输入:BCD码 B A

显示译码器设计步骤: (以输入8421BCD码、输出驱动共阳显示器为例) ① 列真值表; ② 化简、写最简函数表达式; ③ 画电路图。


DCBA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 a 0 1 0 0 1 0 0 0 0 0

值 表
b 0 0 0 0 0 1 1 0 0 0 c 0 0 1 0 0 0 0 0 0 0 d 0 1 0 0 1 0 0 1 0 0 e 0 1 0 1 1 1 0 1 0 1 f 0 1 1 1 0 0 0 1 0 0 g 显示 1 0 1 1 0 2 0 3 0 4 0 5 0 6 1 7 0 8 0 9

化简后表达式: a=ABCD+ABC b=ABC+ABC c=ABC d=ABC+ABC+ABCD e=A+ABC f=AB+ABCD+ABC g=ABC+BCD 化简说明: ① 利用了无关项; ② 考虑了多输出逻 辑函数化简中的公 共项.

思考题: 根据上面设计,判断当输入DCBA为 1010时,LED显示什么?

9.2.4 数据选择器 功能: 从多路输入数据中选择其中的一路送至输出端. 数据选择器简称MUX,数据选择器的数据输入端数称为 通道数. 常见的数据选择器有:二选一、四选一、八选一、和 十六选一等数据选择器。 一、 数据选择器电路结构 一个N 选一的数据选择器: N 路数据输入端 一路数据输出端 K 路地址码输入端 (2K =N)

1、数据选择器功能示意图: (以四选一数据选择器为例)
A0 地址码输入 A1
译 码 器

D0 数据输入 D1 D2 D3 (1)、功能表 A1 A0 0 0 0 1 1 0 1 1 Y D0 D1 D2 D3

Y 数据输出

(1)、功能表 A1 A0 0 0 0 1 1 0 1 1

(2)、输出函数表达式: Y D0 D1 D2 D3 Y= (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3

Y=ΣmiDi
i=0

3

(3)、电路图 地址 A0 A1 D0 D1 D2 D3
1 1

& & & & ≥1

Y 输出

数据

2、数据选择器通道扩展:由四选一数据选择器组成 十六选一数据选择器的例子 A3A2A1A0 Z 0000~0011 (5)(1) Y A1 A 0100~0111 (5)(2) 3 (5) A0 A 1000~1011 (5)(3) 2 D0 D1 D2 D3 1100~1111 (5)(4) A1 A0
A0 D0 D1 D2 D3

(1)

Y A1

A0 D0 D1 D2 D3

(2)

Y A1

A0 D0 D1 D2 D3

(3)

Y A1

A0 D0 D1 D2 D3

(4)

Y A1

I0 I1 I2 I3

I4 I5 I6 I7

I8 I9 I10 I11 I12 I13I14 I15

二、 通用数据选择器集成电路 常用MUX集成电路
输入数 16 2× 8 8 4× 4 2× 4 8× 2 4× 2 TTL CMOS(数字) CMOS(模拟) 74150 4515 4067 74451 4096 74151 4512 4051 74453 74153 4539 4052 74604 74157 4519 4066 ECL

10164 10174 10159

以双四选一MUX74153和八选一MUX74151说明之. 1、双四选一MUX74153

MUX A0 A1 1ST
1D0 1D1 1D2 1D3 0 0 G } 1 3 EN 0 1 2 3

1Y

公共控制框 控制作用以“与”关联符 号G表示,后面是0、1、 2、3的简写。 两个相同的单元框

2ST
2D0 2D1 2D2 2D3 2Y

74153 每个单元:Y=( A1A0D0+ A1A0D1 + A1A0D2+ A1A0D3)ST

其中ST为低电平有效, 用EN说明它的使能作用, 由于这个EN后面无数字 所以对本单元全部输入 端0~3均起作用。

2、八选一MUX74151
MUX
ST

A0 A1 A2
D0 D1 D2 D3 D4 D5 D6 D7

EN 0 0 1 G7 2 0 1 2 3 4 5 6 7 Y Y

Y=(ΣmiDi)ST
i=0

7

数据的反码Y的输出 74151

3、利用选通控制端实现通道扩展的例子:
MUX 1ST
1

A0 0 0 G } A1 1 3
D0 D1 D2 D3 D5 D6 D7 EN 0 1 2 3 1Y ≥1

A2

A2=0 时,由 A1A0选择1Di

Y
2Y

2ST D4

A2=1时,由 A1A0选择2Di

74153

三、数据选择器的应用 1、 用数据选择器实现组合逻辑函数 基本思想: 由数据选择器的一般表达式 Y=ΣmiDi 可知,利用地址变量产生所有最小项,通过数据输入信号 Di的不同取值,来选取组成逻辑函数的所需最小项.

例 试用八选一数据选择器74151实现逻辑函数 F(A, B, C)=Σm(1, 3, 4, 5) 解: 待实现的函数为: F(A, B, C)=Σm(1, 3, 4, 5) =ABC+ABC+ABC+ABC 74151的输出表达式为: Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST

比较两式: F(A, B, C)=Σm(1, 3, 4, 5) =ABC+ABC+ABC+ABC Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST 令: ST=0 A2=A ; A1=B ; A0=C 要使Y=F D0=D2=D6=D7=0 D1=D3=D4=D5=1

电路图为:
MUX
0

C B A
0 1 0 1 1 1 0 0

EN 0 0 1 G7 2 0 1 2 3 4 5 6 7 Y=F

Y=ABCD0+ABCD1+ABCD2+ABCD3 + ABCD4+ABCD5+ABCD6 +ABCD7 =ABC+ABC+ABC+ABC 74151

注意:①用MUX实现逻辑函数时,MUX必须被选通, 即ST=0 ②变量和地址端之间的连接必须正确。

例:试用四选一MUX实现逻辑函数F(A,B,C)=Σm(2,4,6,7) 解: F(A, B, C)=Σm(2, 4, 6, 7) =ABC+ABC+ABC+ABC 当MUX被选通时,其输出逻辑表达式为: Y= (A1A0)D0+ (A1A0)D1+ (A1A0)D2+ (A1A0)D3 0+AB· C+AB· C+AB· (C+C) 将函数F写成: F =AB· =AB· 0+AB· C+AB· C+AB· 1 比较两式,令 A1=A;A0=B; D0=0,D1=C,D2=C,D3=1 则 Y=F 注:该题的解法不唯一。
MUX 0 ST EN A0 B 0 0 A1 } G
A 1 3 Y

F

D0 0 D1 0 C D2 1 C D3 2 1 3

例:用四选一数据选择器实现逻辑函数: F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15) 解: 令数据选择器的地址A1A0=AB
CD AB 00 01 1 11 1 10 1 1 1 1 1 00 01 11 10 1 1

AB(CD+CD)=A1A0D0 AB(CD)=A1A0D1 AB(C+D)=A1A0D3 AB(C+D)=A1A0D2 D2=C+D=CD D3=C+D=CD

D0=CD+CD=CD· CD D1=CD=CD

电路图:
C D C D C D
& & &
1

ST MUX 0 EN A0 B 0 0 G A1 1} 3
A D0 D1 0 D2 1 D3 2 3

Y

F

&

注:上面采用A、B作为地址变量。实际上,地址变量 的选取是任意的,选不同的变量为地址变量时, 数据输入端的信号也要随之变化。

如果令数据选择器的地址A1A0=BC
CD AB 00 01 1 00 01 11 10 1 1

BCD=A1A0D0 BC(AD)=A1A0D1 BCA=A1A0D3 D3 BCD=A1A0D2 D0=D D1=AD D2=D D3=A

D2 11 1
10 1

1 1

1 1

D0

D1

2、 MUX的其他应用举例 ①分时多路传输电路
0

ST MUX
EN 0 0 G } 1 3 0 1 2 3

1

1 11

1

1 11

A0 A1
A B C D

A0 0 0 0 0 0
Y

F

A1 0 0

00

0

F

ABCDABCDA

周期地改变地址输入变量,则可 分时地传输多路信息。

② 并行数码比较器 a 0 a1 a2 当b2b1b0=a2a1a0 时,Y=0; 否则Y=1. b0 b1 b2
1 1 2 4 & EN

0

ST

MUX

BIN/OCT 0
1 2 3 4 5 6 7

EN A0 0 A1 1 G 0 A2 7 2 D0 D1 0 D2 1 D3 2 D4 3 D5 4 D6 5 D7 6 7

Y

74138

74151

a0 a1 a2 b0 b1 b2
1

ST MUX 0 EN A0 0 A1 1 G 0 A2 7 2 D0 BIN/OCT 0 D 0 1 1 D1 1 2 2 D2 2 3 3 D3 4 4 4 D4 5 5 D5 6 & 6 D6 EN 7 7 7

D0=Y0=b2b1b0 D1=Y1=b2b1b0
. . .

Y

D7=Y7=b2b1b0 当b2b1b0=a2a1a0时 Y=a2a1a0 · b2b1b0+ a2a1a0 · b2b1b0+ ··· a2a1a0 · b2b1b0 Y=0; 当b2b1b0=a2a1a0时 Y=1.

74138

74151

9.2.5 加法器 数字信号的算术运算主要是加、减、乘、除四个类型,而 加运算为最基础,因此算术运算电路的核心为加法器. 一、 基本加法器电路 1、 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加.

A B

Σ
CO

S C

半加器逻辑符号

设: A、B为两个加数,S 为本位的和,C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示
A 0 0 1 1 B 0 1 0 1 C 0 0 0 1 S 0 1 1 0
=1 ? A S=AB+AB=A⊕B ? B

S C

C=AB 逻辑方程

&

真值表

逻辑图

2、 全加器 在多位数相加时,除考虑本位的两个加数外,既要考虑低 位向本位的进位,又要考虑本位向高位的进位. 例:
1101 1111 +) 1 1 1 1 0 11100 被加数 加数 低位向高位的进位 和

实际参加一位数相加,必须有三个输入变量,它们是: 本位加数 Ai 、Bi ; 低位向本位的进位 Ci-1 一位全加器的输出结果为: 本位和 Si ; 本位向高位的进位 Ci

一位全加器电路设计: (2)输出逻辑表达式 (1)一位全加器真值表
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 1 0 1 Ci 0 0 0 1 0 1 1 1 Si 0 1 1 0 1 0 0 1

Si = ? m(1,2,4,7)
=(AiBi+AiBi)Ci-1 + (AiBi+AiBi)Ci-1 =Ai⊕Bi ⊕Ci-1 而半加器的和为:S= Ai⊕Bi 因此: Si=S ⊕Ci-1

Ci = ? m(3,5,6,7)
= (AiBi+AiBi)Ci-1+AiBi =(Ai ⊕Bi )Ci-1+AiBi =SCi-1+AiBi

(3)全加器电路图 Si=S ⊕Ci-1

Ci-1

Σ
CO
SCi-1

Si

Ci=SCi-1+AiBi 因此可由两个半加器 Ai 实现一个全加器 B i =1 A ? S B ?
&

Σ
S=Ai ⊕Bi

≥1

Ci

CO A B i i

C

半加器逻辑图

Ai Bi Ci-1

Σ
CO CI

Si Ci

全加器逻辑符号

3、 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位 加法器.
S3 C3 Σ C2 S2 Σ C1 S1 Σ C0 S0 Σ

CO

CI

CO

CI

CO

CI

CO

CI

A3 B3

A2 B2

A1 B1

A0 B0

四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢.

4、 MSI加法器模块
A1 A2 B1 B2 C0 CI Σ S1 S2
CO

C2

A1 A2 A3 A4 B1 B2 B3 B4

Σ S1 S2 S3 S4
CO

C4

7482

C0 CI

7483

二、超前进位加法器 设计思想:通过逻辑电路提前得出加到每一位全加器上的 进位输入信号,而无需从最低位开始逐位传递 进位信号。 全加器的进位表达式: Ci= (AiBi+AiBi)Ci-1+AiBi = AiBi Ci-1 +AiBi Ci-1 +AiBi Ci-1 +AiBi Ci-1 = AiBi+(Ai+Bi)Ci-1 令: Gi= AiBi---进位产生项 Pi= (Ai+Bi)---进位传送项 则: Ci的一般表达式为: Ci= Gi+PiCi-1

若两个四位二进制数相加 A=A3A2A1A0 B=B3B2B1B0 (因为Ci= Gi+PiCi-1) 则: C0=G0 ; C1=G1+P1C0 = G1+P1G0; C2=G2+P2C1=G2+P2G1+P2P1G0 C3=G3+P3C2=G3+P3G2 +P3P2G1 +P3P2P1G0 由Pi 、Gi 并经过两级门电路就可求得进位信号C.实际 实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求 进位信号的电路去除. 根据Gi 、Pi 来求进位信号C 的电路称为超前进位电路 (CLA)

四位超前进位加法器结构图:
A3 B3 A2 B2 A1 B1 A0 B0 0

FA G3 P3 S3

FA G2 P2 S2

FA G1 P1 S1

FA G0 P0 S0

超前进位电路(CLA)
C3 C2 C1 C0

三、 加法器的应用举例 1、将8421BCD码转换为余3 BCD码的代码转换电路. 问题:如何将余3BCD码转换为 8421BCD码。
A1 Σ A A2 B A3 C A4 D B1 1 B2 1 B3 0 B4 CO 0 0 S1 Y1 S2 Y2 S3 Y3 S4 Y4

C4

C0

CI

2、 四位二进制加/减器

7483

两个运算数分别为: P=P4P3P2P1 Q=Q4Q3Q2Q1 S 功能 0 (P)2+(Q)2 控制信号为: S 1 (P)2-(Q)2 (R)2=(P)2 –(Q)2 =(P)2+(-Q)2 =(P)2+[Q]2 =(P)2+(Q)2+1

补码 反码

P4 P3 P2 P1 Q4Q3 Q2Q1

1 1 1 1

S 功能 0 (P)2+(Q)2 1 (P)2-(Q)2 S

4A 3A 2A 1A 4B 3B 2B 1B 4Y 3Y 2Y 1Y

S MUX(74157) EN

A4 A3 A2A1 B4 B3 B2 B1 C4 ADDER(7483) C0 S4 S3 S2 S1

S4 S3 S2 S1

注:求二进制补码为对原码 取反加1。

P4 P3 P2 P1 Q 4

Q3

Q2 Q1

另 一 种 方 法

S 功能 0 (P)2+(Q)2 1 (P)2-(Q)2 S

=1

=1

=1

=1

A4 A3 A2A1 B4 B3 B2 B1 C4 ADDER(7483) C0 S4 S3 S2 S1

S4 S3 S2 S1

? 关于减法电路探讨 (1)、二进制减法运算 N补=2n - N原 (N原为n位) N原= 2n- N补 N补=N反 + 1 A-B = A-B原 =A -(2n -B补) = A+B反+1 -2n
(1)

(1)式的实现方法: (以4位数相 减为例)
A1 A2 A3 A4 B1 B2 B3 B4 1 CI

Σ S 1

S2 D 1 S3 D 2 S4 D 3 D4
1

CO

V(借位 信号)

7483

借位信号实现减2n 的功能: 当A+B反+1 的高位有进位时, 该进位信号和2n 相减使最高位为0, 反之为1。

(2) 分两种情况讨论: 第二种: A-B <1 第一种:A-B≥1 设 A= 0001, B= 0101 设 A=0101 , B=0001 求补码相加演算过程如下: 求补码相加演算过程如下: 0001 (A) 0101 (A) + 1010 (B反) + 1110 (B反) 1 (加1) 1 (加1) 0 1100 1 0100 借 位 运算结果为4和实际相同。 0 0100 (进位反相) 借 位 1 1100 (进位反相)

运算结果为-4的补码, 最高位的1为符号位。

补充知识: 全减器 在多位数相减时,除考虑本位的两个减数外,既要考虑低 位向本位的借位,又要考虑本位向高位的借位. 实际参加一位数相减,必须有 三个输入变量,它们是: 本位减数 Ai 、Bi ; 低位向本位的借位 Ji-1 一位全减器的输出结果为: 本位差 Di ; 本位向高位的借位 Ji 一位全减器真值表
Ai 0 0 0 0 1 1 1 1 Bi 0 0 1 1 0 0 1 1 Ji-1 0 1 0 1 0 1 0 1 Ji 0 1 1 1 0 0 0 1 Di 0 1 1 0 1 0 0 1

9.2.6 数值比较器 数值比较器用来判断两个二进制数的大小或相等. 一、 一位数值比较器 表达式 : 真 值表 A B Y(A>B) Y(A<B) Y(A=B) Y(A>B)=AB
0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0 1

Y(A<B)=AB Y(A=B)=A⊙B
& ≥1

逻辑图

A B

1

Y(A<B) Y(A=B) Y(A>B)

1

&

二、 多位数值比较器 比较两个多位数,应首先从高位开始,逐位比较. 例如: A=A3A2A1A0 B=B3B2B1B0 比较方法为: ① 首先比较A3和B3 , 如A3B3=10, 则A>B,如A3B3=01, 则A<B; 如A3B3=00或11(相等), 则比较A2和B2; ② 比较A2和B2 , 如A2B2=10, 则A>B,如 A2B2=01, 则A<B;如A2B2=00或11 (相等), 则比较A1和B1; ③ 比较A1和B1 , 如A1B1=10, 则A>B,如 A1B1=01, 则A<B;如A1B1=00或11 (相等), 则比较A0和B0; ④ 比较A0和B0 , 如A0B0=10, 则A>B,如 A0B0=01, 则A<B;如A0B0=00或11 (相等), 则比较A=B.

四位数值比较器真值表(7485)
数据输入 级联输入 输 出

A3 B3 A3 > B3 A3 < B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3 A3 = B3

A2 B2 A1 B1 A0 B0 I(A>B) I(A<B) I(A=B) Y(A>B) 1 0 A2 > B2 1 A2 < B2 0 A2 = B2 A1 > B1 1 A2 = B2 A1 < B1 0 A2 = B2 A1 = B1 A0 > B0 1 A2 = B2 A1 = B1 A0 < B0 0 A2 = B2 A1 = B1 A0 = B0 1 0 0 1 A2 = B2 A1 = B1 A0 = B0 0 1 0 0 A2 = B2 A1 = B1 A0 = B0 0 0 1 0

Y(A<B) 0 1 0 1 0 1 0 1 0 1 0

Y(A=B) 0 0 0 0 0 0 0 0 0 0 1

I (A>B) 、I (A<B) 、I (A=B) 是 另 外 两 个 低 位 数 比 较 结 果 。设 置 低 位 数 比 较 结 果 输 入 端 是 为 了 与 其 它 数 值 比 较 器 连 接 , 以 便 扩 展 更 多 位 数 值 比 较 器 。

四位数值比较器逻辑表达式7485: Y(A>B)=[A3B3+(A3⊙B3) A2B2+ (A3⊙B3) (A2⊙B2) A1B1 + (A3⊙B3) (A2⊙B2) (A1⊙B1) A0B0] + (A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 ) I(A>B) Y(A<B)=[A3B3+(A3⊙B3) A2B2+ (A3⊙B3) (A2⊙B2) A1B1 + (A3⊙B3) (A2⊙B2) (A1⊙B1) A0B0] +(A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 ) I(A<B) Y(A=B)=(A3⊙B3) (A2⊙B2) (A1⊙B1)(A0⊙B0 )I(A=B)
Y(A>B) Y(A=B) Y(A<B) I
(A>B)

四位集成比较器7485:

7485

A3 B3 A2 B2 A1 B1 A0 B0

I(A=B) I(A<B)

比较器的扩展:
Y(A>B) Y(A=B) Y(A<B)
Y(A>B) Y(A=B) Y(A<B) I Y(A>B) Y(A=B) Y(A<B) I

(A>B)

(A>B)

7485

A3 B3 A2 B2 A1 B1 A0 B0

I(A=B) I(A<B)

7485

A3 B3 A2 B2 A1 B1 A0 B0

I(A=B) I(A<B)

0 1 0

A7 B7 A6 B6 A5 B5 A4 B4

A3 B3 A2 B2 A1 B1 A0 B0

八位数值比较器(串行接法)

Y(A>B) Y(A=B) Y(A<B) Y(A>B) Y(A=B) Y(A<B) I

十六位数值比较 器(并行接法)
0 1 0

(A>B)

7485

A3 B3 A2 B2 A1 B1 A0 B0

I(A=B) I(A<B)

Y(A>B) Y(A<B) 0 Y(A>B) Y(A<B) 0 Y(A>B) Y(A<B) 0 Y(A>B) Y(A<B) 0 1 1 1 1 7485 7485 7485 7485 0 0 0 0
A3 B3 A2 B2 A1 B1 A0 B0 A3 B3 A2 B2 A1 B1 A0 B0 A3 B3 A2 B2 A1 B1 A0 B0 A3 B3 A2 B2 A1 B1 A0 B0

A15B15

A12B12 A11B11

A8B8 A7B7

A4B4 A3B3

A0B0

串行接法和并行接法性能比较: 串行接法电路简单,但速度慢;并行接法电路复杂,速度快.

9.3 组合电路设计举例: 算术逻辑单元(ALU) 算术逻辑单元(ALU)是计算机等数字系统的主要运算部件. ALU的逻辑符号: 被运算数

运算数A、B A(an-1… a0) B(bn-1… b0) 均为n 位 n n 选择码 ALU
n k S(sk-1… s0)

结果F为n 位

F(fn-1… f0)

结果

选择码S为k 位, 可能实现的运算 为 2k 种 .

设计具有八种功能的ALU. S有3 位,假设功能表如下
选择码 S2 S1 S0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 ALU 功 能 F=A + B F=A-B F=A + 1 F=A-1 F=A ·B F=A + B F=A F=A⊕B 说明 加 减 S2=0:算术运算 加1 减1 与 S2=1:逻辑运算 或 非 异或

设计思想: 设计采用自顶向下的方法,将能进行n 位运算的ALU 分解为n 个能进行一位运算的ALU,最后将n 个一位 ALU连接成n 位ALU.

ai Ci

bi Ci-1 S2 S1 S0

一位ALU

ALU

fi An-1 Bn-1 Cn-1 C1 a 1 b1 C0 a 0 b0 C-1

C-GEN

ALU

ALU

ALU S2 S1 S0

fn-1

f1

f0

n位ALU

a i bi x y

一位ALU电路设计:
Ci-1
x y cin cout f

一位ALU分解图: AU: 算术单元; LU:逻辑单元;
S0 S1

LU
f Ci

AU

fLUi

x1 x0

fAUi s S2 MUX y fi

MUX:数据选择器, 根据S2的值,对AU 和LU的运算结果进 行选择.

1. MUX电路设计: 这里的MUX为二选一数据选择器, 设计方法前面已介绍; 2. LU电路设计:

计算机中的逻辑运算是位操作(即对应位之间进行运算). LU单元功能表 逻辑方程:
S1 0 0 1 1 S0 0 1 0 1 功 能 (fLUi) f=S S (xy)+S S (x+y)+S S (x)+S S (x⊕y) 1 0 1 0 1 0 1 0 aibi ai+bi 逻辑方程化简为: ai f=S1xy+S0xy+S0xy+S1S0x ai⊕bi xy
& ≥1 1 =1

根据化简的逻辑方程, 可用逻辑门实现LU功 能. 另外,也可直接根 据功能表,用数据选择 器实现。

x0 x1 x2 x3 y

MUX S0
S1 f

S0 S1

3. 算术单元 根据ALU功能表,可利用 算术单元要进行加、减、 下表求得y 和C 的表达式。 i -1 加1、减1等四种运算,当 采用补码运算时,可利用 yi和C-1取值表 全加器实现。 功能 S1 S0 yi C-1 a i bi 加 0 0 bi 0 减 0 1 b 1 S1 i Y-GEN S 0 加1 1 0 0 1 xi yi 减1 1 1 1 0
Ci Ci Ci-1 Si fAUi Ci-1

对Y-GEN,可写出yi的表达式: yi=S0⊕(S1bi) 对C-GEN可写出C-1的表达式 : C-1=S1⊕S0 将上述运算求得的MUX、LU、AU电路连接,可得到 一位ALU; 将多位ALU和C-GEN连接,可完成多位ALU 电路设计。

9.4 组合逻辑电路中的冒险 前面分析组合逻辑电路时,没有考虑门电路的延迟时 间对电路的影响。实际上,由于门电路延迟时间的关系, 可能会使逻辑电路产生错误输出。通常把这种现象称为 竞争冒险。

9.4.1 产生冒险的原因
A
1 ≥1

F=A+A=1 理想情况

以例说明
A A F 实际情况

造成冒险的原因是由于A和 A到达或门的时间不同。

再举一例
A

A C B
1

& AC ≥1 & BC

B F=AC+BC C C AC BC

(分析中略去与门和或门的延时)

产生冒险的原因之一 : 电路存在由非门产生的互补信 F 号,且互补信号的状态发生变化 时有可能出现冒险现象。

毛刺

9.4.2 消去冒险的方法 1. 发现并消去互补变量 例如:F=(A+B)(A+C) 在B=C=0时,F=AA. 若直接根 据这个逻辑表达式组成电路,就可能出现冒险。 将上式写成:F=AC+AB+BC, 已将AA去掉,则不会出 现冒险。 2. 增加乘积项 例如:F=AC+BC, 当A=B=1时,F=C+C. 若直接根据 这个逻辑表达式组成电路,就可能出现冒险。

将上式写成: F=AC+BC+AB, 这样,当A=B=1时,不 会出现F=C+C,所以C状态的变化,不会影响输出。 3. 输出端并联电容器

如果逻辑电路在较慢速度下工作,为了消去冒险,可 以在输出端并联一电容,其容量在4~20pF之间,该电容 和门的输出电阻构成RC低通网络,对窄脉冲起平滑作用。

习题 1. A=A2A1、B=B2B1为两个无符号二进制数,两 数比较, 其结果Y(A≥B)的最小项之和表达式中 最小项的个数有( 10 )个。
2. 已知一组合逻辑电路,输入A,B,C和输出F的波形如 图所示(周期性地变化),请写出其真值表,并写 出最简与或输出表达式 A B C F

3. 试将图中4位二进制加法器7483连接成一个能 将余3BCD码转换成2421BCD码的代码转换电 路,可加少量门。

··
余3BCD码
1

·

··

A4 Σ A3 A2 A1 B4 B3 B2 B1 CO

S4 Y4 S3 Y3 S2 Y2 S1 Y1

2421BCD码

C4

C0

CI

7483

4. 试用一片译码器74138和与非门设计一个符合 下列真值表的逻辑电路。
BIN/OCT a0 a1 a2 1 2 4 0 1 2 3 4 & 5 EN 6 7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

S1 S2 S3

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

Y 0 1 0 1 0 1 1 0

Z 0 0 1 1 1 1 0 0

5. 写出图示电路的输出最小项之和表达式(Σ为全 加器,MUX为四选一数据选择器),要求有分析 过程。
0

ST MUX
EN 0 0 G } 1 3 0 1 2 3

D C

A B 1

Σ
CO CI
● ●

Y

F(A,B,C,D)

=1



1

1

6. 试用一片四选一数据选择器和门电路实现下 列逻辑函数: F(A,B,C,D)=∑m(1,3,4,6,12,13,14,15) 7. 采用一片四位数值比较器7485和一片四位加 法器7483及若干门电路, 设计一个减法电路, 输入A、B为两个四位二进制数,要求电路 实现大数减小数功能(如两数相等,结果为 0)。



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